（原标题：PCIe 8.0官宣，UCIe 3.0发布）
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来源：内容来自半导体行业观察综合。
随着行业带宽需求的不断增长，PCI Express (PCIe ) 技术——二十多年来公认的高带宽互连首选——正致力于满足计算连续体不断发展的需求。PCIe 8.0 规范的目标是达到 256.0 GT/s（通过 x16 配置双向最高可达 1 TB/s），并计划于 2028 年向会员发布。
PCIe 8.0 规范有望为人工智能/机器学习、高速网络、边缘计算和量子计算等新兴应用提供可扩展的互连解决方案；并支持汽车、超大规模数据中心、高性能计算 (HPC) 和军事/航空航天等数据密集型市场。
PCIe 8.0 规范特性目标
通过 x16 配置提供 256.0 GT/s 原始比特率和高达 1 TB/s 的双向传输速率
回顾新的连接器技术
确认延迟和 FEC 目标将得以实现
确保满足可靠性目标
保持与前几代 PCIe 技术的向后兼容性
开发协议增强功能以提高带宽
继续强调降低功耗的技术
PCI-SIG 总裁兼主席 Al Yanes 表示：“继今年发布 PCIe 7.0 规范后，PCI-SIG 很高兴地宣布，PCIe 8.0 规范将数据速率翻倍至 256 GT/s，延续我们每三年将带宽翻倍的传统，以支持下一代应用。随着人工智能和其他应用对数据吞吐量的需求不断增长，对高性能的需求依然强劲。PCIe 技术将继续提供经济高效、高带宽、低延迟的 I/O 互连，以满足行业需求。”
ABI Research首席分析师Reece Hayden表示：“随着人工智能和其他数据密集型应用的持续快速扩展，PCIe技术凭借其高带宽、可扩展性和高能效的优势，其需求将长期持续增长。数据中心网络已在为实施PCIe 6.0技术做准备，并对PCIe 7.0规范表现出浓厚兴趣。PCIe 8.0规范的推出进一步确保了未来业界的带宽需求能够得到良好支持。”
PCIe 8.0 规范旨在支持人工智能/机器学习、高速网络、边缘计算和量子计算等新兴应用；以及汽车、超大规模数据中心、高性能计算 (HPC) 和军事/航空航天等数据密集型市场。
UCIe 联盟推出 3.0 规范，
性能达 64 GT/s
通用芯片互连标准联盟（UCIe）今日宣布发布UCIe 3.0规范，标志着其开放芯片标准演进的下一阶段。新规范显著提升了性能，尤其支持48 GT/s和64 GT/s的数据速率，同时进行了架构上的渐进式更新，以满足业界对高速、可互操作芯片解决方案日益增长的需求。UCIe联盟是封装内芯片互连的开放标准。
UCIe 3.0 规范还引入了一些增强功能，例如运行时重新校准以提高功率效率，以及扩展边带覆盖范围以支持更灵活的多芯片配置。此外，早期固件下载和优先级边带数据包等其他管理功能可提高系统响应速度和可靠性。该规范的可选管理功能使企业能够灵活地只实现其所需的功能，从而实现广泛的应用，同时允许设计定制，而无需不必要的芯片。
这些进步体现了联盟致力于通过提升带宽密度、功率效率和系统级可管理性来推动Chiplet生态系统创新的决心，而这些正是可扩展多芯片系统级封装 (SiP) 设计的关键推动因素。因此，3.0规范实现了更高的可扩展性、灵活性和互操作性，从而加速模块化半导体设计的创新。
UCIe 联盟总裁兼三星电机公司副总裁 Cheolmin Park 表示：“UCIe 3.0 代表着 chiplet 行业向前迈出的关键一步，它提供了扩展多芯片设计所需的速度、效率和可管理性。凭借更高的数据速率和更强大的可管理性，下一代 UCIe 技术将赋能开发人员构建更灵活、可互操作且高性能的 SiP 解决方案，我们将携手构建一个真正开放且可互操作的 chiplet 生态系统。”
UCIe 3.0 规范亮点：
支持 48 GT/s 和 64 GT/s数据速率，将 UCIe 2.0 的带宽（32 GT/s）翻倍，以满足高性能 chiplet 需求
运行时重新校准增强功能可通过重复使用初始化状态在操作期间实现节能的链路调整
扩展边带通道可达100 毫米，支持更灵活的 SiP 拓扑
通过映射支持连续传输协议，为 SoC 和 DSP 芯片之间的连接等新应用实现原始模式下的不间断数据流
使用管理传输协议 (MTP) 实现早期固件下载标准化，以简化初始化
优先级边带数据包允许对时间敏感的系统事件进行确定性、低延迟信号传输
快速节流和紧急关断机制通过开漏 I/O 提供即时的系统范围通知
完全向后兼容所有以前的 UCIe 规范，实现无缝集成和采用
（封面图源： UCIe）
*免责声明：本文由作者原创。文章内容系作者个人观点，半导体行业观察转载仅为了传达一种不同的观点，不代表半导体行业观察对该观点赞同或支持，如果有任何异议，欢迎联系半导体行业观察。
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